Simulazione di un nMOSFET con Synopsys TCAD

Nell’ambito dell’esame di Tecnologie e Dispositivi Elettronici all’università, ho lavorato (insieme a un collega di corso) a un progetto di simulazione di semiconduttori con Synopsys TCAD (Technology Computer-Aided Design), una suite che simula sia il processo di fabbricazione di un dispositivo a semiconduttore (sprocess) sia il suo comportamento elettrico (sdevice). L’obiettivo era costruire un nMOSFET completo partendo da un wafer di silicio nudo, per poi modificare la geometria e i parametri fisici del processo e verificare, quantitativamente, che il dispositivo simulato si comporti come prevede la teoria.

La crescita dell’ossido di gate

La prima parte del progetto è stata uno studio dell’ossidazione termica, lo step di processo che fa crescere il sottile strato di SiO₂ che isola il gate dal canale. Abbiamo simulato ossidazioni dry (O₂) e wet (vapore di H₂O) su wafer di silicio con diversi orientamenti cristallografici, variando tempo e temperatura:

I risultati confermano bene la teoria: gli orientamenti con una densità superficiale di atomi più alta (111, 110) espongono più atomi all’agente ossidante e fanno crescere l’ossido più velocemente del 100, e l’ossidazione wet è quasi un ordine di grandezza più rapida della dry; troppo rapida, in effetti, per un ossido di gate ben controllato da ~9 nm, anche se utile per strati più spessi di protezione/isolamento. Il taglio ingegneristico dell’esercizio stava nel trovare ricette più economiche per lo stesso obiettivo di ~9 nm: un’ossidazione dry di 12 minuti su un wafer 111 eguaglia ciò che un wafer 100 ottiene in 20 minuti, e anche un’ossidazione wet a soli 810 °C per 5 minuti ci arriva, con un notevole risparmio energetico (risultato comunque teorico, uno step wet così breve sarebbe probabilmente difficile da controllare in una fab reale).

L’ossidazione dry di un wafer 100 (20 min, 900 °C) fa crescere un ossido sottile e di qualità per il gate, circa 8.9 nm.

L’ossidazione wet, a parità di tempo e temperatura, fa crescere quasi un ordine di grandezza di ossido in più (~59.9 nm); troppo spesso per un gate, ma utile come strato di protezione/isolamento.

La fabbricazione del dispositivo (virtuale)

Il dispositivo di riferimento è un nMOSFET con canale da 700 nm, costruito passo dopo passo in sprocess come in una fab reale. La ricetta completa: substrato di tipo p (Boro, 10¹⁵ cm⁻³, orientamento 100); ossidazione dry di gate (900 °C, 20 min); deposizione di 200 nm di polisilicio fortemente drogato n (Fosforo, 10¹⁹ cm⁻³); fotolitografia ed etching per definire il gate; spaziatori in nitruro; una seconda litografia per aprire le finestre di source/drain; impiantazione ionica di Arsenico (dose 5·10¹³ cm⁻², energia 65 keV); annealing a 850 °C; deposizione di ossido, etching dei fori di contatto e metallizzazione in alluminio. Nel simulatore tutto questo è un breve script di comandi autoesplicativi, ad esempio lo step di impiantazione:

# Source-Drain region Implant (N+)
implant Arsenic dose=5e13<cm-2> energy=65<keV> tilt=7 rotation=0
strip photoresist

# Annealing
diffuse temperature=850<C> time=15<min>

L’intero flusso sprocess, passo dopo passo: dal wafer di tipo p nudo all’nMOSFET finito e metallizzato.

La struttura finita viene poi passata a sdevice, che risolve le equazioni dei semiconduttori sulla mesh e produce il quadro elettrico del dispositivo: densità di elettroni e lacune, profilo di drogaggio, regioni svuotate, potenziale elettrostatico e le caratteristiche di uscita (corrente di drain in funzione di V_ds per diverse tensioni di gate).

Mappa di drogaggio del dispositivo finito: source e drain n⁺ fortemente drogati (rosso) affiancano il gate, sopra il substrato di tipo p poco drogato (blu).

Densità di elettroni: i portatori si addensano appena sotto l’ossido di gate, dove si forma il canale conduttivo.

Caratteristiche di uscita del dispositivo di riferimento: corrente di drain in funzione di V_ds per V_gs = 0, 1 e 2 V.

Cosa hanno mostrato gli esperimenti

Sono seguiti due studi parametrici, entrambi a conferma del comportamento da manuale:

• Lunghezza di canale. Lo stesso processo è stato ripetuto allungando il canale da 700 nm a 1700 nm. A parità di bias, il dispositivo a canale lungo eroga una corrente di drain visibilmente inferiore sia in zona lineare sia in saturazione; esattamente ciò che prevedono le equazioni della I_D, dato che la corrente scala con W/L. Un solo parametro geometrico, nient’altro di cambiato, e le caratteristiche di uscita si spostano in modo sostanziale.
• Tilt/twist di impiantazione. Impiantare gli ioni perfettamente perpendicolari a un wafer mono-cristallino causa il channeling: gli ioni scivolano in profondità tra i piani regolari del reticolo invece di fermarsi dove previsto. Inclinare e ruotare il wafer è la contromisura classica (ed economica). Confrontando un processo con tilt/twist = 0/0 con uno con tilt/twist = 5.2°/17° (energia di impiantazione portata a 80 keV per rendere l’effetto più visibile), la corrente di drain a V_gs = 2 V, V_ds = 5 V passa da 790 µA a 880 µA: un guadagno dell'11.4% da un parametro che non costa praticamente nulla cambiare.

Stesso bias, due lunghezze di canale: il dispositivo da 1700 nm (blu) conduce una corrente di drain nettamente inferiore a quello da 700 nm (rosso), come prevede il W/L.

Inclinare e ruotare l’impianto (5.2°/17°, verde) alza la corrente di drain rispetto al caso perfettamente allineato 0/0 (rosso) di circa l'11%.

È stato un progetto soddisfacente, il professore ha apprezzato lo sforzo. TCAD permette di “far girare una fab” da un portatile, e vedere profili di drogaggio, regioni svuotate e curve I-V uscire da una lista di step di processo; reagire a quegli step esattamente come prevedono le equazioni della fisica dei dispositivi rende la teoria decisamente più tangibile.